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IDT70V9359/49L
High-Speed 3.3V 8/4K x 18 Dual-Port Synchronous Pipelined Static RAM
Industrial and Commercial Temperature Ranges
Timing Waveform of Pipelined Read-to-Write-to-Read ( OE = V IL ) (3)
t CYC2
CLK
CE 0
t CH2
t CL2
CE 1
t SC
t SB
t HC
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
(4)
ADDRESS
An
An +1
An + 2
An + 2
An + 3
An + 4
DATA IN
t SA
t HA
t SD t HD
Dn + 2
(2)
t CD2
t CKHZ
(1)
(1)
t CKLZ
t CD2
DATA OUT
Qn
Qn + 3
READ
NOP
(5)
WRITE
READ
5638 drw 11
Timing Waveform of Pipelined Read-to-Write-to-Read ( OE Controlled) (3)
t CYC2
CLK
CE 0
CE 1
t CH2
t SC t HC
t CL2
t SB
t HB
UB , LB
t SW t HW
R/ W
t SW t HW
ADDRESS
(4)
An
An +1
An + 2
An + 3
An + 4
An + 5
t SA
t HA
t SD
t HD
DATA IN
(2)
t CD2
Dn + 2
Dn + 3
t CKLZ (1)
t CD2
DATA OUT
Qn
Qn + 4
t OHZ (1)
OE
READ
WRITE
READ
5638 drw 12
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
3. CE 0 , UB , LB , and ADS = V IL ; CE 1 and CNTRST = V IH . "NOP" is "No Operation".
4. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for
reference use only.
5. "NOP" is "No Operation." Data in memory at the selected address may be corrupted and should be re-written to guarantee data integrity.
11
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